반도체 산업은 현재 '옹스트롬 시대'라는 미시적인 경계에 서 있습니다. 이 영역에서는 전통적인 물리 법칙이 무어의 법칙의 발전을 저해할 위협이 존재합니다. 삼성전자는 트랜지스터 크기를 단순히 줄이는 것이 아니라, 게이트 올 어라운드(GAA), 백사이드 전력 전달 네트워크(BSPDN), 그리고 고 NA EUV라는 세 가지 혁신적인 기술을 통해 아키텍처의 기본 규칙을 근본적으로 재정립함으로써 이러한 실존적 도전에 대응하고 있습니다. GAA는 트랜지스터의 형태 자체를 재정의하여 네 면 모두에서 전류 제어를 완벽하게 구현하는 반면, BSPDN은 전력망을 웨이퍼 뒷면을 획기적으로 재배치하여 중요한 혼잡 및 저항 문제를 해결합니다. 동시에 고해상도 EUV 기술의 도입은 궁극적인 광학적 정밀 가공 도구 역할을 하여 2나노미터 임계값을 뛰어넘는 정밀도를 가능하게 합니다. 이 글에서는 삼성전자가 어떻게 이러한 다양한 혁신 기술을 융합하여 '물리적 장벽'을 허물고 FinFET 이후 시대의 기술적 우위를 확보하고 있는지 분석합니다.
FinFET의 한계 극복 GAA 구조의 혁신
3면 구조 체제의 붕괴: FinFET가 3nm에서 실패한 원인 10년 이상 반도체 산업의 핵심 역할을 했던 FinFET(핀형 전계 효과 트랜지스터) 아키텍처는 공정 노드가 4nm 이하로 낮아짐에 따라 근본적인 물리적 한계에 부딪혔습니다. 핵심 문제는 "핀" 자체의 구조적 한계에 있습니다. 게이트가 채널의 세 면(좌, 우, 상)만 감싸고 있기 때문에 아랫면은 실리콘 기판에 연결된 상태로 남아 있어 "단채널 효과"라고 알려진 제어되지 않은 전류 누설 경로가 생성됩니다. 엔지니어들이 트랜지스터의 크기를 줄이려고 시도하면서 소스와 드레인 사이의 거리가 너무 짧아져 게이트가 채널에 대한 정전기적 제어력을 잃게 되었고, 이에 따라 장치가 꺼져 있어야 할 때에도 상당한 전력 낭비가 발생했습니다. 게다가, 폭이 줄어드는 것을 보완하기 위해 제조업체들은 구동 전류를 유지하기 위해 핀을 더 길고 얇게 만들어야 했고, 이로 인해 제조 과정에서 핀이 물리적으로 휘거나 무너지는 불안정한 "종횡비" 문제가 발생했습니다. 삼성전자는 FinFET의 기하학적 구조를 계속 확장하는 것은 마치 바늘 위에 고층 빌딩을 짓는 것과 같다는 것을 깨달았고, 전자 흐름을 완벽하게 제어하기 위해서는 완전히 새로운 구조적 패러다임의 전환이 필요하다는 것을 인식했습니다. 기하학적 솔루션: 나노시트와 MBCFET의 장점 삼성전자는 FinFET의 병목 현상에 대한 해결책으로 자체 개발한 멀티 브리지 채널 FET(MBCFET) 기술을 통해 구현한 GAA(Gate-All-Around) 아키텍처를 제시합니다. 등지느러미처럼 수직으로 서 있는 FinFET와는 달리, GAA 구조는 트랜지스터 채널을 수평으로 쌓아 올려 게이트 재료가 채널의 네 면을 완전히 감쌀 수 있도록 합니다. 이 360도 래퍼는 FinFET 시대에 상실되었던 "게이트 제어 가능성"을 복원하여 누설 전류를 획기적으로 줄이고 트랜지스터가 훨씬 낮은 전압에서 작동할 수 있도록 합니다. 결정적으로, 삼성은 얇은 "나노와이어"를 실험하던 경쟁사들과 차별화하기 위해 넓고 평평한 "나노시트"를 활용했습니다. 이 나노시트는 동일한 크기 내에서 훨씬 더 넓은 유효 채널 폭(Weff)을 제공하여 막대한 양의 전자가 동시에 장치를 통해 흐를 수 있도록 합니다. 이러한 구조적 혁신 덕분에 삼성의 3nm GAA 공정은 기존의 어떤 FinFET 솔루션보다 와트당 더 높은 성능을 제공할 수 있습니다. 접촉 면적이 넓어져 저항이 최소화되고 최신 고성능 컴퓨팅에 필요한 구동 전류 밀도가 극대화되기 때문입니다. 양자화 함정 타파: 폭 조정의 자유 삼성전자 GAA 구현의 가장 심오하면서도 종종 간과되는 혁신 중 하나는 FinFET 설계를 괴롭혔던 "양자화 제약"을 제거한 것입니다. FinFET 시대에는 칩 설계자들이 정수 형태의 개별값에만 의존해야 했습니다. 회로에 더 많은 전류가 필요하면 핀을 하나 더 추가해야 했고(1개에서 2개로, 또는 2개에서 3개로), 이로 인해 "1.5개"의 핀을 추가할 수 없어 불필요하게 공간과 전력을 소모하는 부피가 큰 설계가 되는 경우가 많았습니다. 삼성의 나노시트 기술은 연속적인 "유효 폭"(Weff) 조정을 가능하게 함으로써 이러한 경직성에서 설계자들을 해방해 줍니다. 이제 설계자는 셀의 크기를 변경하지 않고도 특정 로직 블록의 정확한 전력 및 성능 요구 사항에 맞추기 위해 나노시트의 너비를 임의로 늘리거나 줄일 수 있습니다. 이러한 아날로그와 유사한 유연성 덕분에 고성능 코어는 최대 속도를 위해 넓은 나노시트를 활용하고, 고효율 코어는 배터리 소모를 줄이기 위해 좁은 나노시트를 활용하는 "하이브리드" 칩을 만들 수 있게 되어, FinFET 세대의 엄격한 규칙하에서는 물리적으로 불가능했던 수준의 시스템 온 칩(SoC) 최적화를 달성할 수 있습니다.
전력 손실 감소 후면 전력 공급 네트워크 BSPDN
프런트사이드 전력 공급의 "교통 체증": IR 드롭 위기 해결 기존 반도체 제조 방식인 프런트사이드 전력 공급 네트워크(FSPDN)는 공정 노드가 2나노미터 이하로 축소됨에 따라 심각한 한계에 도달했습니다. 기존 아키텍처에서는 데이터를 전달하는 복잡한 신호 배선과 전력을 공급하는 거대한 전원 배선이 트랜지스터 위에 쌓인 미세한 금속층 내의 제한된 공간을 공유해야 합니다. 칩 밀도가 높아짐에 따라 이러한 공간 혼잡으로 인해 전원선은 더 가늘고 길어져야 하며, 이는 결국 전기 저항의 급격한 증가로 이어집니다. 이러한 물리적 현상으로 인해 "IR 드롭"이 발생하는데, 이는 전원에서 트랜지스터로 전압이 전달될 때 전압이 많이 감소하여 전력 공급 효율이 떨어지고 칩이 오작동하거나 과열되는 원인이 됩니다. 삼성전자는 단순히 전선을 더 가늘게 만드는 것만으로는 더 이상 물리적으로 실현할 수 있는 해결책이 아니라는 점을 파악했습니다. 이러한 간섭으로 인한 "전압 강하"가 새로운 노드가 약속하는 성능 향상을 저해하고 있었기 때문입니다. 따라서 업계에서는 잡음이 섞인 전력 공급 전류로 인해 신호 무결성이 손상되는 것을 방지하기 위해 이 두 경쟁 네트워크를 근본적으로 분리해야 합니다. 구조적 반전: 웨이퍼 박막화 및 직접 연결 삼성전자가 구현한 후면 전력 공급 네트워크(BSPDN)는 기존 칩 설계 논리를 완전히 뒤집는 구조적 혁명입니다. 이 공정은 일반적인 방식대로 웨이퍼 앞면에 트랜지스터와 신호 배선을 제작한 다음, 웨이퍼를 캐리어 웨이퍼에 뒷면이 보이도록 접합하는 것으로 시작됩니다. 삼성전자는 이 과정에서 매우 정밀한 연삭 공정을 사용하여 실리콘 웨이퍼 뒷면을 수 마이크론, 심지어 나노미터 수준까지 기계적으로 깎아내어 트랜지스터의 소스와 드레인 부분이 거의 노출되도록 합니다. 두께를 얇게 만든 후, 삼성은 노출된 뒷면에 직접 전원 레일을 구성하고 "나노 실리콘 관통 비아"(nTSV) 또는 매립형 전원 레일(BPR)을 사용하여 트랜지스터에 연결합니다. 이러한 구조적 개선을 통해 전기가 칩 뒷면에서 트랜지스터로 직접 저항이 낮은 직선 경로를 따라 이동할 수 있게 되어, 앞면의 15개 이상의 복잡한 신호 라우팅 경로를 우회할 수 있습니다. 이러한 분리는 전력 전달 경로를 더 넓고 짧게 만들고 저항이 낮은 재료로 구성하여, 고성능 코어에 필요한 에너지 공급을 저해하던 병목 현상을 근본적으로 해결합니다. 면적 축소: "표준 셀" 축소 효과 저항 감소라는 전기적 이점 외에도, BSPDN은 "면적 축소"라는 엄청난 부가적인 이점을 제공하여 삼성전자가 리소그래피 노드를 변경하지 않고도 로직 칩의 물리적 크기를 줄일 수 있도록 합니다. 기존의 전면 설계 방식에서는 표준 로직 셀(칩의 기본 구성 요소)이 트랜지스터와 그 위를 가로지르는 두꺼운 전원 레일을 모두 수용할 수 있을 만큼 높아야 합니다. 삼성전자는 이러한 부피가 큰 전원 레일을 후면(칩의 "바닥면")으로 옮김으로써 전면의 표준 셀 높이를 줄여 더 작은 크기에 더 많은 트랜지스터를 집적할 수 있게 되었습니다. 이 "트랙 높이 감소" 기술 덕분에 BSPDN으로 설계된 칩은 FSPDN을 사용하는 동일한 칩보다 크기가 최대 10~15% 작으면서도 와트당 성능은 더 높게 구현할 수 있습니다. 삼성전자는 이 기술을 소형화와 고효율 에너지 소비에 대한 수요가 끊임없이 증가하는 모바일 및 HPC(고성능 컴퓨팅) 시장을 위한 결정적인 도구로 내세우며, 칩 밀도의 정의를 새롭게 쓰고 있습니다.
초정밀 회로 구현을 위한 고개구율 EUV 옹스트롬 광학 혁명
레일리 한계를 뛰어넘는 도약: 0.55 개구율(NA)의 도약 삼성전자는 칩 제조의 광학적·물리적 원리를 근본적으로 바꿀 기술적 도약인 고개구율(NA) EUV 리소그래피를 적극적으로 도입하여 "나노미터 시대의 종말과 옹스트롬 시대의 도래"에 대비하고 있습니다. 현재의 저해상도(0.33) EUV 시스템은 3nm 회로를 성공적으로 인쇄했지만, 2nm보다 작은 패턴을 정의하려고 할 때 "레일리 기준"으로 알려진 이론적인 해상도 한계에 직면하게 되어 복잡하고 비용이 많이 드는 이중 패터닝 기술이 필요합니다. 삼성전자는 차세대 ASML EXE:5000 시리즈를 적용하여 렌즈 조리개를 0.55까지 확대함으로써 이러한 한계를 극복하고 있습니다. 광학적 동공 크기 확대로 시스템은 훨씬 더 많은 회절광 차수를 포착할 수 있게 되어 인쇄 이미지의 콘트라스트와 해상도를 향상합니다. 삼성전자는 2나노미터 이하 미세 구조에 대한 "단일 노출" 기능을 구현함으로써 다중 패터닝에서 발생하는 정렬 오류를 제거하고, 미래 AI 가속기의 복잡한 전기 회로를 원자 수준의 정밀도로 단 한 번의 공정으로 인쇄할 수 있도록 하여 제조 복잡성을 획기적으로 단순화했습니다. 아나모픽 렌즈의 과제: 필드 스티칭 기술 마스터하기 고해상도 EUV로의 전환은 단순한 렌즈 업그레이드가 아닙니다. 삼성전자는 이전 세대에 사용되었던 대칭형 렌즈와는 완전히 다른, "아나모픽 광학"의 복잡성을 완벽하게 마스터해야 합니다. 0.55 NA를 달성하기 위해 광학 시스템은 수평 및 수직 방향으로 이미지를 서로 다르게 확대해야 합니다(각각 4배 및 8배). 이러한 광학적 왜곡으로 인해 "하프 필드" 노출 크기(26mm x 16.5mm)가 발생하는데, 이는 수십 년 동안 사용되어 온 표준 노출 필드 크기의 절반입니다. 이는 중요한 엔지니어링 과제를 제시합니다. 엔비디아의 GPU와 같은 최신 AI 칩은 크기가 매우 커서 종종 축소된 필드 크기를 초과합니다. 따라서 삼성전자는 나노미터 수준의 정확도로 두 개의 서로 다른 노출 이미지를 매끄럽게 접합하여 하나의 거대한 칩을 만들 수 있는 고급 "필드 스티칭" 알고리즘과 초고속 웨이퍼 스테이지를 개발하고 있습니다. 삼성전자는 이 스티칭 기술을 단순한 임시방편이 아닌 핵심 역량으로 여기고 있으며, 스티칭 라인에서의 성능 저하를 최소화하도록 레이아웃 설계를 최적화하여 "빅칩" 시대가 고해상도(High-NA) 리소그래피의 광학적 제약을 극복하고 지속될 수 있도록 노력하고 있습니다. 소재 과학의 전환점: 금속 산화물 레지스터 및 확률적 결함 삼성전자는 고해상도 EUV의 강력한 성능이 화학적 수준에서 새로운 문제, 특히 웨이퍼에 도달하는 광자의 불균일한 분포로 인해 발생하는 무작위적인 결함인 "확률적 결함"을 야기한다는 점을 인식하고 있습니다. 고해상도(High-NA) 공정은 얕은 초점 심도(DoF)로 인해 패턴이 붕괴되는 것을 방지하기 위해 더 얇은 포토레지스트(감광성 화학 코팅)를 필요로 하기 때문에, 기존의 화학 증폭 레지스터(CAR)는 종종 충분한 광자를 포착하지 못하여 "샷 노이즈"와 회로 라인의 거칠기를 유발합니다. 이 문제를 해결하기 위해 삼성전자는 무기 금속 산화물 레지스터(MOR)로의 전환을 선도하고 있습니다. 과거의 부피가 큰 유기 폴리머와 달리, 이러한 주석 기반 금속 레지스터는 EUV 광에 대한 흡수 단면적이 훨씬 높아 더 적은 광자로 더욱 선명한 이미지를 구현할 수 있습니다. 삼성전자는 이러한 첨단 화학 소재와 고해상도(High-NA) 하드웨어를 공동 최적화함으로써, 선 가장자리 거칠기(LER)를 원자 수준까지 억제하여, 민감한 AI 논리 회로의 성능을 저해하는 전기적 노이즈 없이 미세한 트랜지스터가 안정적으로 켜지고 꺼지도록 하는 것을 목표로 합니다.
