전 세계 반도체 산업이 무어 법칙의 물리적 한계에 직면하면서, 삼성전자는 인공지능 시대의 인프라를 재정의하기 위한 포괄적인 기술 혁명을 추진하고 있습니다. 삼성전자의 현재 로드맵은 단순한 소형화 추구가 아닌, 속도, 용량, 아키텍처 효율성을 동시에 고려하는 다차원적인 전략입니다. 이러한 전략적 전환은 극자외선(EUV) 리소그래피를 활용하여 전례 없는 비트 밀도를 달성하는 10억 나노미터 DRAM 공정을 중심으로 이루어지며, V-NAND 사업부는 수직적 물리 법칙의 한계를 뛰어넘어 1000층 적층이라는 비전을 실현하고자 합니다. 하지만 하드웨어 성능만으로는 현대 하이퍼스케일 데이터 센터의 엄청난 데이터 수요를 충족시킬 수 없습니다. Compute Express Link(CXL) 기술의 도입은 이러한 문제를 해결하는 데 있어 매우 중요한 역할을 하며, CPU와 메모리 간 통신을 저해하는 기존의 "메모리 장벽"을 허물어뜨립니다. 이 글에서는 DRAM 공정 개선, NAND 수직 스케일링, CXL 연결성이라는 세 가지 핵심 기술 간의 유기적인 시너지 효과를 분석하고, 삼성이 단순한 부품 공급업체가 아닌 포스트 실리콘 컴퓨팅 환경의 설계자로서 어떻게 자리매김하고 있는지 살펴봅니다.
10억 나노미터 DRAM 공정 및 EUV의 발전 리소그래피 혁명
삼성전자는 양산 단계에서 극자외선(EUV) 리소그래피 기술의 성숙도를 입증하는 결정적인 기술적 이정표인 5세대 10 나노미터급(1b) DRAM 시대를 공식적으로 열었습니다. 이전 세대에서는 일부 핵심 레이어에만 제한적으로 EUV를 적용했지만, 삼성전자 제조 부문은 1b 노드에서 EUV 레이어의 적용 범위를 적극적으로 확대하여 업계 최고 수준의 비트 밀도를 달성했습니다. 이러한 전략적 변화를 통해 삼성 엔지니어들은 기존 ArF(불화아르곤) 침지 리소그래피에서 필요했던 복잡한 멀티패터닝 단계를 간소화하여 공정 주기 시간과 결함 발생 가능성을 크게 줄일 수 있게 되었습니다. 삼성은 이 12나노미터급 공정이 단순히 기하학적 크기 축소가 아니라, 이전 세대 대비 생산 생산성을 20% 이상 향상하는 구조적 혁신이라고 강조합니다. 이처럼 정밀한 EUV 광원 제어 기술을 확보함으로써, 삼성은 EUV 장비 도입을 미뤄온 경쟁사들이 단기간에 뚫기 어려운 '리소그래피 방화벽'을 구축하고 있는 것입니다. 10억 나노미터 공정에 내재한 혁신은 단순한 리소그래피를 넘어섭니다. 이는 고유전율 금속 게이트(HKMG) 기술의 통합을 통해 재료 과학에 근본적인 변화를 가져오는 것을 의미합니다. 삼성전자는 원래 로직 반도체용으로 개발된 이 기술을 메모리 영역에 성공적으로 적용하여 트랜지스터 크기가 작아질수록 심화하는 누설 전류 문제를 해결했습니다. 엔지니어링 팀은 기존의 이산화규소 게이트 절연재를 고유전율 소재로 대체함으로써 누설 전류를 획기적으로 줄이는 동시에 트랜지스터의 스위칭 속도를 향상했습니다. 이러한 소재 혁신은 1b DRAM 모듈이 전력 효율을 20% 향상할 수 있도록 해주기 때문에 매우 중요합니다. 이는 에너지 비용 문제로 어려움을 겪고 있는 전 세계 데이터 센터 고객에게 필수적인 요소입니다. 결과적으로 1b 노드는 서버용 최신 DDR5 및 모바일 기기용 LPDDR5X를 포함한 삼성의 프리미엄 라인업의 기반 기술이 되어, 발열로 인한 성능 저하 없이 최상의 성능을 보장합니다. 더 나아가, 1b 나노미터 공정의 안정화는 삼성의 고대역폭 메모리(HBM) 분야의 공격적인 로드맵을 위한 핵심 연결고리 역할을 합니다. 삼성 반도체 사업부는 검증된 1b 로직을 일반 DRAM뿐만 아니라 차세대 HBM3E 솔루션의 핵심 기반 다이로도 활용할 계획입니다. 베이스 다이는 적층 된 메모리 레이어의 수직 통신 및 전력 분배를 제어하기 때문에, 그 신뢰성은 고가의 HBM 패키지 생산 수율과 직결됩니다. 삼성은 1b 양산 라인에서 달성한 높은 수율을 활용하여 구형 공정 노드를 사용하는 경쟁사 제품보다 우수한 전기적 특성을 갖춘 HBM 제품을 제공하는 전략을 펼치고 있습니다. 최첨단 공정 노드를 최고 부가가치 제품에 직접 연결하는 이러한 수직적 통합은 삼성이 탁월한 속도와 검증된 제조 안정성의 균형을 맞춘 제품을 제공함으로써 AI 반도체 공급망에서 확고한 선두 자리를 확보하려는 의지를 보여줍니다.
차세대 메모리 CXL 솔루션 확장 데이터센터 아키텍처의 재정의
인공지능 시대에 데이터 집약적인 워크로드가 기하급수적으로 증가하면서 현재 서버 아키텍처의 중요한 병목 현상, 즉 기존 DRAM 인터페이스의 물리적 및 구조적 한계가 드러났습니다. 삼성전자는 중앙 프로세서가 메모리 리소스에 접근하고 활용하는 방식을 근본적으로 바꾸는 컴퓨팅 익스프레스 링크(CXL) 솔루션 포트폴리오를 공격적으로 확장함으로써 이러한 확장성 문제를 적극적으로 해결하고 있습니다. 기존 서버는 CPU에서 사용할 수 있는 메모리 채널 수가 제한되어 있어 작업 부하 요구 사항과 관계없이 최대 용량이 제한되는 경우가 많지만, CXL 인터페이스는 고속 PCIe 5.0 표준을 활용하여 사실상 무제한의 메모리 확장을 가능하게 합니다. 삼성은 현재 데이터센터 운영자가 그래픽 가속기를 추가하는 것처럼 표준 PCIe 슬롯에 추가 메모리 모듈을 간단히 장착할 수 있도록 하는 폼팩터인 CXL 메모리 모듈 - DRAM(CMM-D)의 상용화를 우선시하고 있습니다. 이 혁신은 단순히 기가바이트 용량을 늘리는 것에 그치지 않습니다. 메모리 리소스를 특정 CPU 소켓에서 효과적으로 분리하여 메모리가 고정된 자산이 아닌 유연하게 공유되는 풀이되는 "분리형 컴퓨팅"으로의 패러다임 전환을 촉진합니다. 삼성의 CXL 로드맵의 상업적 가치는 하이퍼스케일 서버 운영자의 총 소유 비용(TCO)을 크게 절감하는 전략적 기능인 "메모리 풀링" 기술 구현을 통해 가장 명확하게 드러납니다. 기존 서버 구성에서는 특정 호스트가 설치된 DRAM을 충분히 활용하지 못할 경우, 초과 용량은 "유휴 메모리"로 남아 회수할 수 없는 매몰 비용이 됩니다. 그러나 삼성의 CXL 2.0 솔루션은 여러 호스트가 공통 CXL 메모리 풀을 공유할 수 있는 스위칭 메커니즘을 도입하여, 갑작스러운 트래픽 급증을 겪는 서버에 유휴 용량을 동적으로 제공할 수 있도록 합니다. 삼성의 엔지니어링 팀은 엄격한 테스트를 통해 이러한 풀링 아키텍처가 메모리 활용 효율을 크게 향상해 데이터 센터가 동일한 성능 서비스 수준 계약(SLA)을 유지하면서 전체 서버 규모와 자본 지출을 대폭 줄일 수 있음을 검증했습니다. 또한, 이 회사는 리눅스 운영 체제 커널이 이러한 계층형 메모리 구조를 원활하게 인식하고 관리할 수 있도록 레드햇과 같은 오픈 소스 소프트웨어 공급업체와의 협력을 강화하고 있으며, 이를 통해 과거에 새로운 하드웨어 인터페이스의 대중화를 지연시켰던 소프트웨어 호환성 장벽을 제거하고 있습니다. 삼성전자는 단기적인 용량 확장이라는 목표를 넘어, 휘발성 메모리와 비휘발성 저장 장치의 경계가 완전히 허물어지는 "메모리 시맨틱" 생태계를 구상하고 있습니다. 이러한 전략적 로드맵에는 DRAM과 NAND 플래시를 단일 CXL 인터페이스에 통합하여 대용량 저장 용량을 제공하고 메인 메모리와 표준 SSD 간의 속도 격차를 해소하는 CMM-H(하이브리드) 모듈 개발이 포함되어 있습니다. 이러한 하이브리드 접근 방식은 특히 추천 시스템이나 대규모 언어 모델(LLM)을 실행하는 데 매우 중요합니다. 이러한 시스템은 빠른 접근을 위해 방대한 데이터 세트를 메모리에 상주시켜야 하지만, 모든 작업에 고가의 HBM처럼 최고 대역폭 속도가 필요한 것은 아닙니다. 삼성은 초고속 HBM부터 확장할 수 있는 CXL DRAM, 고용량 CXL 하이브리드에 이르기까지 계층화된 메모리 솔루션을 제공함으로써 단순한 부품 공급업체를 넘어 AI 시대에 맞춰 전체 데이터 파이프라인을 최적화할 수 있는 플랫폼 설계자로서의 입지를 구축하고 있습니다.
1000층 V-NAND 적층 기술의 한계에 대한 도전
삼성전자는 2030년까지 1,000층 수직형 NAND(V-NAND) 구조를 구현하겠다는 과감한 로드맵을 발표했습니다. 이는 단순한 밀도 확대가 아닌, 실리콘 기둥의 물리적 취약성을 극복하는 목표를 의미합니다. 현재 9세대 V-NAND(V9)는 전기적 연결성을 유지하기 위해 이중 적층 구조를 활용하여 약 290층까지 적층함으로써 이미 한계를 뛰어넘었습니다. 하지만 이론적인 V11 및 그 이후 단계로 나아가기 위해서는 엔지니어링 팀이 "고종횡비 접촉(HARC)" 에칭 문제를 해결해야 합니다. 스택이 높아짐에 따라 미세한 층을 수직으로 관통하여 뚫어야 하는 채널 홀이 휘거나 뒤틀리는 경향이 있어 셀 고장으로 이어집니다. 이를 해결하기 위해 삼성은 극저온을 이용하여 채널 홀의 직선도를 확보하고 초고층 칩에서 흔히 발생하는 휨 현상을 최소화하는 극저온 에칭 기술을 적극적으로 개발하고 있습니다. 이러한 혁신은 매우 중요합니다. 채널 홀의 구조적 무결성을 확보하지 않고 단순히 칩의 높이만 높이면 밀집된 셀 간의 신호 간섭으로 인해 소자가 무용지물이 되기 때문입니다. 1000층 시대로의 발전은 적층 방식 자체의 근본적인 변화를 요구하며, 현재의 이중 적층 방식에서 삼중 적층 또는 사중 적층 아키텍처로의 전환이 필요합니다. 스택 수를 늘리면 각 블록의 에칭 공정 부담은 줄어들지만, 블록 간 정렬 정확도 측면에서 새로운 복잡성이 발생합니다. 삼성전자는 이러한 문제를 해결하기 위해 공정 마진을 원자 수준까지 정밀하게 조정하여 하부 스택과 상부 스택의 연결 지점이 전기 저항 급증 없이 완벽하게 정렬되도록 하고 있습니다. 또한, 회사는 공간 절약을 위해 주변 논리 회로를 메모리 셀 어레이 바로 아래에 배치하는 "셀 온 페리(Cell-on-Peri, COP)" 구조를 발전시키고 있습니다. 향후 1000층에 가까운 레이어를 사용하는 차세대 메모리에서는 이 COP 구조가 HBM에서 볼 수 있는 논리-메모리 통합과 유사한 더욱 발전된 "웨이퍼 본딩" 기술로 진화할 가능성이 높습니다. 이러한 발전은 메모리 셀 웨이퍼와 주변 로직 웨이퍼를 각각 분리하여 제조함으로써 수율을 최적화한 다음 접합하여 웨이퍼당 전체 다이 효율을 극대화할 수 있음을 의미하며, 이는 수직 높이가 새로운 주요 제약 조건이 되는 시대에 특히 중요합니다. 구조적 역학 외에도, V-NAND 셀의 재료 구성은 이러한 거대한 스택의 전기적 요구 사항을 충족하기 위해 근본적인 변화를 겪고 있습니다. 1000층 칩의 엄청난 높이는 워드 라인을 따라 저항과 정전 용량(RC 지연)을 증가시켜 SSD의 읽기 및 쓰기 속도를 크게 저하할 수 있습니다. 이러한 물리적 한계를 완화하기 위해 삼성 연구진은 기존의 텅스텐 워드 라인을 몰리브덴이나 기타 새로운 저저항 금속으로 대체하여 더 긴 수직 거리에서 더 빠른 속도로 신호를 전송할 수 있도록 하는 실험을 진행하고 있습니다. 또한, 전체 패키지 높이를 JEDEC 표준 제한 범위 내로 유지하기 위해 ONO(산화물-질화물-산화물) 스택을 구성하는 개별 산화물 및 질화물층의 두께를 줄여야 합니다. 삼성은 이러한 끊임없는 "수직적 슬림화" 노력을 통해 동일한 물리적 부피에 더 많은 기가바이트를 집적할 수 있으며, 이를 통해 단위 면적당 스토리지 밀도를 극대화하고자 하는 하이퍼스케일 데이터 센터에서 삼성의 엔터프라이즈 SSD 솔루션이 선호되는 선택지로 자리매김할 수 있도록 합니다.
