비휘발성 메모리의 발전은 단순히 평면 크기를 줄이는 시대를 넘어 수직 건축 공학의 새로운 차원으로 진입하여, 실리콘 웨이퍼를 마치 초소형 마천루처럼 만들어 버렸습니다. 삼성전자는 세계 최초의 3D V-NAND 프로토타입을 개발한 데 이어, 현재 약 290개의 활성 셀 층을 쌓아 올린 기술적 걸작인 9세대 V-NAND를 통해 저장 밀도의 물리적 한계를 재정의하고 있습니다. 이처럼 끊임없이 고밀도를 향해 나아가는 것은 단순히 층을 더 쌓는 것만이 아니라, 채널 홀 에칭으로 알려진 플라즈마 물리학 법칙과의 치열한 싸움을 의미합니다. 엔지니어링 팀은 수백 개의 산화물 및 질화물층이 겹쳐진 구조에 수십억 개의 완벽하게 수직인 원통형 구멍을 휘거나 휘어짐 없이 뚫어야 하는 막대한 과제에 직면해 있습니다. 이 기사는 삼성전자가 초고층 빌딩에서도 전기적 연결성을 유지할 수 있도록 하는 정교한 "더블 스택" 구조와 첨단 에칭 공정을 분석하여, 데이터 수요가 급증하는 AI 시대에 고용량 SSD 시장에서 삼성의 주도권을 어떻게 확보하려는지 보여줍니다.
V-NAND 기술의 기원과 3D 구조 혁신 물리학의 패러다임 전환
2013년 삼성전자가 개발한 수직형 NAND(V-NAND)는 반도체 공학 역사상 가장 중요한 이정표 중 하나로, 업계가 2차원 소형화에 대한 끊임없는 추구를 포기하고 3차원 구조적 확장에 집중하기 시작한 순간을 나타냅니다. 이 혁신 이전에는 메모리 산업이 "플로팅 게이트" 평면 구조의 물리적 한계에 갇혀 있었습니다. 회로선 폭을 15나노미터 이하로 줄이면 셀 간 간섭과 전자 누출이 심각해져 데이터의 신뢰성이 떨어졌기 때문입니다. 삼성전자는 '소형화 경쟁'을 과감히 멈추고, 마치 넓게 펼쳐진 단층 주택 단지를 고밀도 고층 빌딩 단지로 탈바꿈시키는 것처럼 메모리 셀을 수직으로 쌓는 혁신적인 개념을 도입했습니다. 이러한 전략적 전환을 통해 회사는 포토리소그래피 장비가 불가능할 정도로 작은 패턴을 구현하도록 강요하지 않고도 칩당 저장 용량을 몇 배나 늘릴 수 있었으며, 결과적으로 용량 증가를 점점 더 비용이 많이 들고 어려워지는 미세 피치 패터닝 공정에서 분리할 수 있었습니다. 이러한 수직 적층을 물리적으로 가능하게 한 핵심 기술적 요소는 기존의 도체 기반 "플로팅 게이트" 전하 저장 방식에서 절연체 기반 "차지 트랩 플래시"(CTF) 아키텍처로의 전환이었습니다. 삼성의 엔지니어링 팀은 2D NAND에 사용되는 전도성 플로팅 게이트가 너무 크고 수직으로 가까이 적층할 경우 전기적 간섭이 발생하기 쉽다는 점을 인식했습니다. 저장 매체를 비전도성 질화규소(CTF)층으로 대체함으로써 설계자들은 각 셀의 높이를 크게 줄이고 인접 셀로 전하가 누출될 위험을 제거할 수 있었습니다. 이러한 소재 혁신은 초기 24개 층에서 현재 수백 개 층으로 층수가 증가했음에도 불구하고 수직 적층 구조가 구조적으로 안정적이고 전기적으로 절연된 상태를 유지할 수 있도록 해주었기 때문에 매우 중요했습니다. 결과적으로 CTF의 도입은 3D 구조 구현을 쉽게 했을 뿐만 아니라, 단순화된 셸 구조로 인해 기존 방식보다 데이터 프로그래밍 및 삭제에 필요한 전압이 낮아져 메모리의 내구성과 속도를 획기적으로 향상했습니다. V-NAND 제조 공정은 "채널 홀 에칭"이라고 불리는 놀라운 정밀 엔지니어링 기술을 필요로 하는데, 이는 로직 칩의 층별 제작 방식과는 근본적으로 다릅니다. 각 메모리 셀을 하나씩 제작하는 대신, 제조 시설에서는 실리콘 질화물과 실리콘 산화물로 이루어진 몰드 재료를 웨이퍼 위에 수십 개(또는 현재는 수백 개) 겹겹이 쌓아 올려 거대한 다층 블록을 형성합니다. 이러한 "클럽 샌드위치" 구조가 형성되면, 에칭 장비가 전체 스택을 관통하는 미세한 채널 구멍을 한 번에 수직으로 뚫어 상단 레이어와 하단 기판을 연결하는 원통형 공간을 만듭니다. 그런 다음 이 채널 내부에 CTF 소재를 코팅하고 폴리실리콘을 채워 수직으로 배열된 메모리 셀들을 형성합니다. 이 독특한 "펀치 앤 플러그" 방식은 생산 비용이 레이어 수에 따라 결정되는 것이 아니라, 높은 종횡비의 구멍을 완벽하게 직선으로 식각하는 난이도에 따라 결정된다는 것을 의미합니다. 이는 300층 적층 시대에 수율 관리의 주요 과제가 된 문제입니다.
9세대 290레이어 더블 스택의 비밀 정렬 역설의 마스터하기
약 290개의 활성층을 자랑하는 9세대 V-NAND로의 전환은 삼성전자에 있어 결정적인 전략적 전환점을 의미하며, "싱글 스택" 기술의 독점적 패권 추구를 끝내고 "더블 스택" 아키텍처를 본격적으로 도입하는 것을 뜻합니다. 수년간 반도체 사업부는 업계에서 가장 앞선 에칭 기술을 보유하고 있다는 점을 자랑스럽게 여겨왔습니다. 이 기술 덕분에 경쟁사들이 훨씬 이전에 공정을 분할해야 했던 것과 달리, 자사는 한 번에 100개 이상의 층을 관통할 수 있었습니다. 그러나 290층 구조의 물리적 높이로 인해 극단적인 종횡비가 발생하여 단일 에칭 빔이 하단 기판에 도달하기 전에 에너지를 잃게 되고, 결과적으로 채널이 연결되지 않는 "미개방" 결함이 발생합니다. 따라서 제조팀은 2단계 방식을 채택하여 먼저 약 145개 층으로 이루어진 하단 스택을 제작한 다음, 그 위에 145개 층으로 이루어진 두 번째 스택을 직접 쌓아 올리는 방식을 사용하고 있습니다. 이 방법은 식각 깊이 문제를 해결하는 동시에 "스택 간 정렬 불량"이라는 무시무시한 새로운 변수를 도입합니다. 상단 데크의 수십억 개의 미세한 채널 구멍이 하단 데크의 구멍과 원자 수준의 정밀도로 정렬되어야 한다는 것입니다. 이 정렬에서 조금이라도 벗어나면 전자 흐름에 병목 현상이 발생하여 저항이 급증하고, 이는 최종 SSD 제품의 읽기/쓰기 성능을 심각하게 저하할 수 있습니다. 삼성이 290층 이중 적층 구조를 대량 생산할 수 있는 "비밀"은 고종횡비 에칭에서 발생하는 "테이퍼링 효과"를 완화하도록 설계된 독자적인 공정 제어 기술에 있습니다. 수직 에칭 공정에서 채널 홀은 자연스럽게 위쪽이 넓고 아래쪽이 좁아져 완벽한 원통형이 아닌 깔때기 모양을 형성합니다. 이중 적층 구조에서는 이러한 테이퍼링 현상이 하부 데크와 상부 데크에서 각각 한 번씩 발생하여 상부 데크의 넓은 바닥과 하부 데크의 좁은 상단이 만나는 접합점에서 뚜렷한 "너클" 모양을 만들어냅니다. 삼성의 엔지니어링 팀은 고급 소프트웨어 알고리즘과 전압 제어 방식을 활용하여 이 접합부 근처에 있는 셀들의 전기적 특성을 표준화합니다. 이러한 보정이 없으면 스택 중간에 있는 메모리 셀들은 상단이나 하단에 있는 셀들과 스위칭 속도가 크게 달라져 데이터 오류가 발생할 수 있습니다. 삼성의 제어 로직은 이러한 특정 경계층에 적용되는 워드 라인 전압을 동적으로 조정하여 이중 적층 공정으로 인한 물리적 불규칙성에도 불구하고 컨트롤러가 균일한 셀 열을 인식하도록 효과적으로 속입니다. 또한, 9세대 V-NAND는 두 개의 거대한 스택의 구조적 안정성을 지원하는 획기적인 소재 혁신을 통해 미세한 기둥들이 자체 무게로 무너지는 "기울어진 탑" 현상을 방지합니다. 스택 높이가 증가함에 따라 웨이퍼에 가해지는 기계적 응력이 엄청나게 커지며, 고온 증착 공정 중에 웨이퍼 자체가 휘거나 구부러지는 현상이 종종 발생합니다. 삼성전자는 산화물과 질화물이 교대로 쌓인 금형 재료의 응력 특성을 최적화하여 실리콘에 작용하는 인장력과 압축력의 균형을 맞춤으로써 이 문제를 해결합니다. 제조 부서는 첫 번째 적층과 두 번째 적층 사이에 웨이퍼 내부의 응력을 완화하는 특수 "응력 완화" 어닐링 공정을 개발했습니다. 이 중요한 중간 단계는 하부 데크가 완벽하게 평평하고 안정적인 상태를 유지하도록 보장하여 상부 데크 리소그래피를 위한 깨끗한 기반을 제공합니다. 삼성은 이러한 보이지 않는 기계적 힘을 제어함으로써 290층 V9의 수율을 상업적으로 실현할 수 있는 수준으로 유지하고, 유사한 층수에서 웨이퍼 변형 문제로 어려움을 겪는 경쟁사들과 차별화되는 "더블 스택" 솔루션을 제공합니다.
고층 적층 코어 채널 홀 에칭 기술 플라즈마 물리학과의 싸움
V-NAND의 무한한 수직 확장을 막는 가장 강력한 장벽은 레이어 자체의 증착이 아니라, 레이어들을 연결하는 데 필요한 "고종횡비(HAR) 접촉 에칭" 공정입니다. 적층 높이로 인해 채널 구멍의 종횡비가 100:1을 초과하게 되는데, 이는 마치 부르즈 할리파의 내부 벽에 닿지 않고 동전 크기의 구멍을 뚫는 것과 유사합니다. 이러한 상황에서는 에칭 공정에 사용되는 플라즈마 이온의 거동이 혼란스럽고 제어하기 어려워집니다. 삼성전자 엔지니어링 팀은 "이온 산란"이라는 심각한 문제에 직면해 있습니다. 양전하를 띤 이온이 미세한 터널 속으로 더 깊이 이동하면서 운동 에너지를 잃어버리고, 이에 따라 이온이 휘어져 바닥이 아닌 측벽에 부딪히는 현상입니다. 이러한 불규칙한 동작은 "휘어짐"이라고 알려진 결함을 초래하는데, 채널 구멍의 중간 부분이 예측할 수 없이 넓어져 배럴 모양을 형성하고, 이는 셀 스트링의 구조적 무결성을 손상하며 인접한 전하 트랩 층 사이에서 치명적인 단락을 일으킵니다. 따라서 삼성의 공정 혁신의 주요 목표는 이온 궤적의 엄격한 "수직성"을 기판까지 유지하는 것이며, 이를 위해서는 측벽 인력을 무시할 수 있을 만큼 충분한 속도로 이온을 가속하기 위해 무선 주파수(RF) 발생기에서 점점 더 높은 출력이 필요합니다. 삼성전자는 기존 펄스 플라즈마 에칭의 한계를 극복하기 위해 차세대 초고층 스택이 혁신적인 "극저온 에칭" 기술을 적극적으로 도입하고 있습니다. 기존 에칭 공정은 이온 충격으로 인해 막대한 열을 발생시켜 측벽의 화학반응 속도를 가속화하고, 이로 인해 휨 현상이 심화합니다. 극저온 에칭은 에칭 단계 동안 웨이퍼 척의 온도를 영하 70도 이하로 낮추어 이러한 문제를 해결합니다. 이러한 극저온에서 에칭 중에 생성된 화학 부산물은 채널 홀의 측벽에 급속 냉동되어 견고하고 일시적인 "보호막"을 형성합니다. 이 냉동 보호막은 플라즈마 이온이 채널 벽을 측면으로 침식하는 것을 방지하여 에칭 에너지가 오직 구멍 바닥을 향해 아래쪽으로만 향하도록 합니다. 이러한 열역학적 조작을 통해 삼성은 구멍 직경을 늘리지 않고도 더 깊고 직선적인 구멍을 뚫을 수 있으며, 이는 신호 간섭 없이 1000층 V-NAND 로드맵을 실현하는 데 절대적으로 필수적인 획기적인 기술입니다. 에칭 전략의 또 다른 중요한 요소는 적층 구조 최상단에 위치하여 구멍이 뚫릴 위치를 지정하는 보호 스텐실인 "하드 마스크"의 재질 변화입니다. 290개 이상의 층으로 이루어진 두꺼운 적층 구조를 관통하기 위해 에칭 시간이 증가함에 따라 하드 마스크 자체는 장시간 플라즈마 충격에 노출되어 구멍이 바닥 기판에 도달하기 전에 침식될 위험이 있습니다. 마스크가 조기에 파손되면 채널 홀 상단이 제어할 수 없을 정도로 넓어지는 "임계 치수(CD) 블로우아웃"이라는 결함이 발생하여 후속 배선층의 정렬이 손상됩니다. 삼성의 소재 엔지니어들은 초고선택성을 지닌 차세대 비정질 탄소층(ACL)을 개발하고 있는데, 이는 플라즈마 가스의 화학적 조성을 조정하여 산화물 및 질화물 메모리층은 빠르게 부식시키면서 탄소 마스크와는 매우 느리게 반응하도록 하는 것을 의미합니다. 삼성은 이러한 "식각 선택성"을 극대화함으로써, 까다로운 식각 공정 전반에 걸쳐 마스크의 정확한 모양과 두께를 유지하고, 최종 금속 상호 연결 공정을 위해 칩 상단의 전기 접점이 명확하게 구분되고 완벽하게 정렬되도록 보장합니다.
