반도체 산업은 이제 나노미터 크기 축소를 끊임없이 추구하는 것만이 성능 향상의 유일한 보장 요인이 아닌 '포스트 무어 시대'로 공식적으로 진입했습니다. 삼성전자는 단순히 칩 크기를 줄이는 것이 아니라, 2.5D I-Cube와 3D X-Cube 패키징이라는 혁신적인 패러다임을 통해 더욱 스마트한 아키텍처를 설계함으로써 이러한 물리적 제약에 대응하고 있습니다. 이러한 혁신은 기존의 "모놀리식" 고립에서 "이종" 통합으로의 전환을 의미하며, 고속 로직과 대용량 HBM을 인터포저 상에서 수평으로 결합하거나 수직으로 적층하여 지연 시간을 최소화합니다. 이러한 공간 혁신의 핵심에는 TSV(Through-Silicon Via) 기술의 급속한 발전이 있습니다. 이 미세한 "신경 통로"는 실리콘 코어를 관통하여 빛의 속도로 데이터를 전송합니다. 이 글에서는 삼성이 차세대 하이퍼스케일 AI에 필요한 실리콘 두뇌를 구축하기 위해 이러한 수직 및 수평적 차원을 어떻게 활용하고 있는지 살펴봅니다.
수평 확장의 강자 2.5D I-Cube
레티클 한계를 뛰어넘다: 실리콘 인터포저 고속도로 삼성전자의 I-Cube(인터포저 큐브)는 2.5D 패키징 기술의 정점을 보여주며, 특히 리소그래피 스캐너가 한 번에 노출할 수 있는 최대 표면적(약 858mm²)인 물리적 "레티클 한계"를 극복하기 위해 설계되었습니다. 하이퍼스케일 AI 시대에는 대규모 언어 모델(LLM) 학습에 필요한 수십억 개의 트랜지스터와 방대한 메모리 버퍼를 수용하기 위해 단일 모놀리식 칩으로는 더 이상 충분하지 않습니다. I-Cube 아키텍처는 로직 다이(CPU, GPU 또는 NPU)와 여러 개의 고대역폭 메모리(HBM) 스택을 얇은 실리콘 인터포저 위에 나란히 배치함으로써 이 문제를 해결합니다. 기존의 유기 기판과 달리, 이 실리콘 인터포저는 초고밀도 "데이터 고속도로" 역할을 하며, 미세한 배선을 통해 로직과 메모리 사이에 수천 개의 I/O 채널을 제공합니다. 이러한 수평 확장 기능 덕분에 삼성은 단일 로직 코어 주변에 4개 또는 8개뿐 아니라 최대 12개 이상의 HBM 큐브를 통합하여 마치 하나의 거대한 칩처럼 전기적으로 동작하면서도 물리적으로는 완벽하게 조화롭게 작동하는 여러 개의 개별 구성 요소로 이루어진 거대한 통합 컴퓨팅 엔진을 구현할 수 있습니다. 전략적 차별화: I-Cube S 대 I-Cube E 삼성 전략의 핵심은 성능과 제조 수율 간의 균형을 고려하여 기술을 I-Cube S와 I-Cube E로 분리한 것입니다. I-Cube S(실리콘)는 로직 칩과 메모리 칩 아래 전체 영역에 걸쳐 있는 풀 사이즈 실리콘 인터포저를 사용합니다. 이러한 방식은 최고의 라우팅 밀도와 전기적 성능을 제공하지만, 대형 실리콘 웨이퍼의 취약성 때문에 패키지 크기가 커질수록 제조가 기하급수적으로 어려워지고 비용도 많이 듭니다. 이에 대응하기 위해 삼성은 고속 통신이 필요한 특정 영역, 일반적으로 로직 다이와 HBM 사이의 좁은 간격에만 작은 "실리콘 브리지"를 내장하는 탁월한 비용 최적화 전략인 I-Cube E(임베디드)를 개발했습니다. 기판의 나머지 부분은 표준 적층 소재로 만들어집니다. 이러한 "하이브리드" 방식은 결함 발생 가능성이 높은 대형 실리콘 슬래브의 필요성을 없애주어, 삼성전자가 대량 생산에 경제적으로 적합하면서도 차세대 데이터센터의 열 스트레스를 견딜 수 있을 만큼 견고한 훨씬 더 큰 패키지(초대형 어레이)를 제작할 수 있도록 합니다. 평탄도 물리학의 달인: 휘어짐 제어 및 신호 무결성 I-Cube의 진정한 공학적 경이로움은 단순히 칩 배치에만 있는 것이 아니라, "휘어짐"과 신호 무결성(SI)이라는 까다로운 물리적 현상을 완벽하게 제어하는 데 있습니다. 2.5D 패키지의 크기가 수평 방향으로 확장되어 더 많은 HBM 스택을 수용하게 되면, 실리콘 다이, 인터포저, 패키징 기판 사이의 열팽창 계수(CTE) 불일치로 인해 심각한 기계적 스트레스가 발생하여 리플로우 가열 공정 중에 패키지 전체가 감자칩처럼 휘어지게 됩니다. 이러한 휘어짐이 수 마이크로미터를 초과하면 미세한 솔더 범프에 균열이 생기거나 접합 불량이 발생할 수 있습니다. 삼성전자는 첨단 시뮬레이션 기술과 자체 개발한 소재(특수 언더필 및 몰드 컴파운드 포함)를 사용하여 평탄도를 엄격하게 유지합니다. 또한, 인터포저를 통과하는 동안 고주파 신호의 품질 저하를 방지하기 위해 특정 임피던스 매칭 기술을 적용하여 "재분배층(RDL)"을 최적화합니다. 이를 통해 I-Cube는 안정적이고 저잡음 플랫폼 역할을 하며, 전력 공급이 깨끗하고 데이터가 빛의 속도로 전송되어 패키징 레이어가 칩 성능의 핵심 요소가 됩니다.
수직 적층 혁신 3D X-큐브
아키텍처의 혁명: SRAM 분리 및 로직 온 로직 삼성전자의 X-Cube는 서로 다른 칩을 나란히 배치하는 2.5D I-Cube와 달리, 핵심 기능 블록을 메인 프로세서 다이에서 물리적으로 분리하여 서로 직접 쌓아 올릴 수 있도록 합니다. 이 기술의 주요 용도는 고속 SRAM 캐시 메모리를 CPU 또는 GPU 로직 코어와 분리하는 것입니다. 삼성은 메모리 밀도에 최적화된 공정 노드에서 SRAM을 제조하고 초고밀도 TSV(Through-Silicon Vias) 기술을 사용하여 로직 다이 위에 수직으로 적층함으로써, 기본 로직 레이어에 추가적인 연산 코어 또는 NPU(신경 처리 장치)를 위한 귀중한 공간을 대량으로 확보할 수 있습니다. 이러한 수직적 근접성은 평면 기판에서 수 밀리미터에 불과했던 전자 신호의 이동 거리를 수직 적층 구조에서는 단 마이크로미터를 획기적으로 줄여, 지연 시간을 현저히 단축하고 긴 수평선을 통해 신호를 전송하는 데 낭비되는 에너지를 최소화하여 전력 효율을 크게 향상합니다. 상호 연결의 최전선: 마이크로 범프에서 범프리스 하이브리드 본딩까지 X-Cube의 미래 로드맵을 정의하는 핵심 엔지니어링 과제는 적층 된 다이를 연결하는 전기적 연결부 사이의 거리인 수직 상호 연결 피치를 끊임없이 소형화하는 것입니다. 현재 대량 생산되는 X-Cube는 미세한 솔더 볼을 사용하여 인터페이스를 형성하는 첨단 마이크로범프 기술에 의존하고 있습니다. 그러나 차세대 AI의 폭발적인 I/O 밀도 요구를 충족하기 위해 삼성은 3D 통합의 궁극적인 목표인 "범프리스" 하이브리드 본딩으로의 적극적인 전환을 추진하고 있습니다. 이 혁신적인 기술은 기존의 솔더 범프와 언더필을 완전히 제거합니다. 대신, 두 단계 공정을 통해 연결을 구현합니다. 첫 번째 단계는 상온에서 유전체 대 유전체의 순간적인 접합이며, 두 번째 단계는 어닐링 과정에서 발생하는 열팽창을 이용하여 구리 대 구리의 직접적인 금속학적 연결을 형성하는 것입니다. 하이브리드 본딩은 솔더 범프가 차지하는 물리적 부피를 제거함으로써 수직 연결 밀도를 기하급수적으로 증가시켜 수십 마이크로미터 피치에서 서브마이크론 수준까지 낮출 수 있으며, 결과적으로 두 개의 분리된 웨이퍼가 전기적으로 하나의 실리콘 블록처럼 작동할 수 있게 합니다. 수직 적층 구조의 "열 함정" 극복하기 수직 적층은 단위 면적당 엄청난 성능 향상을 제공하지만, 동시에 정교한 엔지니어링 솔루션이 필요한 중요한 "열 함정"을 초래합니다. 삼성은 X-Cube 설계 과정에 이러한 솔루션을 통합했습니다. 3D 적층 구조에서 하단에 있는 고성능 로직 다이에서 발생하는 강렬한 열은 바로 위에 적층 된 메모리 또는 로직 다이에 의해 효과적으로 차단되어 국부적인 과열 지점을 생성하고, 이는 성능 저하를 초래할 수 있습니다. 이러한 문제를 해결하기 위해 삼성은 외부 냉각을 넘어선 "열 인식(Thermal-Aware)" 설계 방식을 채택했습니다. 이 과정에는 전략적으로 "더미 열 비아"를 삽입하는 것이 포함됩니다. 더미 열 비아는 전기 신호를 전달하지 않지만 활성층에서 패키지 덮개의 통합 방열판(IHS)으로 열을 빠르게 전달하는 수직 굴뚝 역할을 하는 단단한 금속 기둥입니다. 또한 삼성은 적층 된 층 사이의 미세한 틈을 메우기 위해 열전도율이 매우 높은 특수 자체 개발 열전도 소재(TIM)를 사용합니다. 이러한 종합적인 접근 방식을 통해 3D 적층으로 얻는 막대한 연산 밀도가 데이터 센터 환경에서 발생하는 열 부하를 효과적으로 방출하지 못하는 문제로 인해 저하되지 않도록 보장합니다.
데이터 하이웨이 TSV 기술의 진화 실리콘 심장부를 뚫고 나아가다
와이어 본딩에서 "수직 고속 엘리베이터"에 이르기까지, TSV(Through-Silicon Via) 기술의 발전은 "주변 배선"에서 "코어 침투"로의 결정적인 산업적 전환을 의미하며, 3D 패키지 내에서 데이터가 이동하는 방식을 근본적으로 변화시켰습니다. 기존 와이어 본딩 방식에서는 전기 신호가 칩 가장자리로 이동하여 긴 외부 금선을 거쳐 기판으로 들어가야 했기 때문에 상당한 지연과 저항이 발생했습니다. TSV(Through-Short Vessel) 기술은 실리콘 다이 중앙에 수천 개의 미세한 구멍을 뚫어 수직 "데이터 고속도로"를 만들어 이러한 비효율성을 제거합니다. 마치 고층 빌딩 내부의 고속 엘리베이터처럼 작동하는 것입니다. 이 공정은 에칭과 패시베이션을 번갈아 가며 깊고 곧은 수직 트렌치를 높은 종횡비로 파내는 첨단 "보쉬 공정"(심층 반응성 이온 에칭)을 기반으로 합니다. 삼성전자는 이 기술을 발전시켜 단순히 구멍을 뚫는 것을 넘어, 미세한 "공극 공기 방울 하나 남기지 않고 전도성이 매우 높은 구리로 채울 수 있게 되었습니다. 나노미터 크기의 미세한 공극조차도 열 응력 하에서 팽창하여 "팝콘 효과"라고 알려진 개방 회로 폭발을 일으킬 수 있습니다. 따라서 현대 TSV(Through-Short Vapor Inclusion, TSV) 기술은 "공극 없는 도금" 화학 기술을 완벽하게 구현하여 구리가 비아를 바닥에서부터 완벽하게 채우도록 함으로써 고성능 컴퓨팅에 필요한 구조적 안정성을 보장하는 데 중점을 두고 있습니다. 12-Hi HBM의 필수 과제: 극한의 웨이퍼 박막화 및 NCF(Noise Control Function) 기술. TSV(Through-Short Vapor Device) 기술 발전의 가장 중요한 원동력은 고대역폭 메모리(HBM)에 대한 수요, 특히 JEDEC 패키지 규격의 엄격한 표준 높이 제한(720마이크로미터) 내에서 8개, 12개, 심지어 16개의 DRAM 다이를 적층해야 하는 필요성입니다. 이러한 물리적 제약으로 인해 삼성전자는 실리콘 웨이퍼를 균열이나 변형 없이 30마이크로미터 미만(사람 머리카락 굵기보다 얇음)까지 얇게 만드는 "백그라인딩" 기술을 적극적으로 발전시켜야 했습니다. 웨이퍼가 종이처럼 얇아짐에 따라 TSV는 더 짧고 촘촘해져야 합니다. 삼성은 첨단 TC-NCF(열압축 비전도성 필름) 기술을 활용하여 차별화된 접근 방식을 선보입니다. 경쟁사들이 사용하는 MR-MUF(Mass Reflow) 방식과는 달리, 삼성의 방식은 열과 압력을 가하기 전에 각 층 사이에 비전도성 필름을 삽입합니다. 여기서 핵심적인 발전은 NCF 소재를 최적화하여 "필렛"(측면의 소재 돌출부)을 최소화하는 동시에 필름이 미세한 범프 사이의 틈을 완벽하게 채울 수 있도록 하는 데 있습니다. 이를 통해 삼성은 적층 칩 사이의 간격을 최소화하여 동일한 수직 공간에 더 많은 층을 배치할 수 있으며, 고적층 HBM 수율의 주요 적수인 칩 변형에 대한 탁월한 보호 기능을 제공합니다. 종횡비 정복: 기생 효과 및 라이너 기술 혁신 I/O 채널 밀도가 증가함에 따라 TSV(트랜스퍼 케이스)의 직경은 줄어들어야 하므로 "종횡비"(깊이 대 너비 비율)는 20:1 이상의 극단적인 한계까지 몰리게 됩니다. 여기서 기술적 난관은 단순히 구멍을 뚫는 것뿐만 아니라 절연 처리까지 해야 하는 것입니다. TSV(Through-Short Vapor)의 폭이 좁아지고 밀집될수록, 한 비아에서 인접한 비아로 전기 신호가 새어 나가는 현상인 "크로스토크" 위험이 기하급수적으로 증가하며, 데이터 전송 속도를 저하하는 "기생 정전 용량" 또한 증가합니다. 삼성전자는 이러한 문제를 해결하기 위해 구리를 주입하기 전에 TSV 벽 내부를 코팅하는 "라이너" 및 "배리어" 소재를 혁신적으로 개선하고 있습니다. 삼성은 기존의 이산화규소(SiO2)를 넘어, 더 얇은 층에서도 뛰어난 전기 절연성을 제공하는 첨단 저유전율(low-k) 유전체 소재를 연구 개발하고 있습니다. 이를 통해 구리 코어는 전기 전도성을 최대한 유지하면서도 절연벽은 더욱 얇고 효과적으로 만들 수 있습니다. 이 소재 과학 분야의 획기적인 발전은 "데이터 고속도로"의 숨겨진 핵심 열쇠이며, 이를 통해 10만 개의 TSV를 단일 칩에 집적하면서도 신호 충실도를 완벽하게 유지하여 AI 프로세서가 데이터 손상이나 신호 지연 없이 최대 대역폭으로 작동할 수 있도록 합니다.
